长江存储64层 3D Xtacking NAND的秘密

近日，TECHINSIGHTS 购买了中国武汉长江存储（YMTC）生产的UNIC2 UNMEN05G21E31BS 32 GB eMMC配件，其中包含一颗256 Gb TLC 3D NAND闪存芯片。

图片1，YMTC公司生产的UNIC2 UNMEN05G21E31BS

有两个主要原因导致该产品让业界特别感兴趣，一个是商业，另一个技术。这是第一颗出自中国公司的3D-NAND芯片。利用晶圆键合将外围电路与存储器阵列进行叠加，其比特密度不会因为增加存储器外围电路而降低。长江存储由中国国有企业清华紫光集团于2016年成立并持有51%的股份。其他股东包括中国国家半导体产业投资基金(National Semiconductor Industry Investment Fund，简称“大基金”)。YMTC使用的是由其全资子公司武汉新芯（XMC）在武汉建造的300mm的fab(图2)。

图2，武汉新芯厂房

XMC历史与Spansion公司(现为Cypress公司)紧密合作，利用电荷陷阱存储技术制造NOR闪存。2017年YMTC成功设计并制造了其第一颗32层的3D NAND闪存芯片，但在中国只有少数USB客户可以使用。

本文章所采用的芯片是他们的第二代3D-NAND技术，使用“Xtacking”来面对面地连接外围电路。用于存储单元操作和I/O的外围电路使用适合所需I/O速度和功能的CMOS逻辑技术在其他的晶圆上制成。完成后的存储阵列晶圆片通过数十亿个金属通孔(垂直互连通路)连接到外围晶圆片，如图3所示。

图3，长江存储Xtacking技术

该部分在2018年的闪存峰会(FMS2018)上已讨论过，并获得了“最佳展示”奖(我们本来可以插入该论文的链接，但它没有出现在会议记录中)。除了使芯片面积最小化外，该技术还声称可以改善延迟时间。长江存储 CEO 杨士宁：“目前，世界上最高的3D NAND I/O速度目标是每秒1.4 Gbps，而大多数行业提供的NAND I/O速度为每秒1.0Gbps或更低。我们的Xtacking®技术可以让NAND I/O速度可以达到3.0Gbps，与DRAM DDR4的I/O速度相当。这将改变NAND行业的游戏规则。” 

图4，裸片顶视图

图4中的裸片图片取自一份产品简介，可以通过3月12日发布的TechInsights博客获得。

裸片尺寸没有提供，但是其比特密度为4.41 Gb/mm2，对于256 Gb的芯片，我们可以得到面积~58 mm2，由此我们可以得到裸片~12.0x 4.8 mm的尺寸。比特密度与微米/英特尔64L CuA( CMOS under array ) 256gb TLC (4.40 Gb/ mm2)相当，明显比三星64L 256gb (3.42 Gb/ mm2)更密集。其比特密度大概比传统的三星布局（外围电路在阵列旁边）高30%。

图5，背面顶视图

图5展示了从芯片背部拍摄的图片。我们可以看到有8个32-Gb的区块，如果我们使用我们估计的12 mm的裸片长度作为校准，每个块的尺寸约为1.5x 1.7 mm (2.55 mm2)，或者一个阵列块的尺寸约为12.55 Gb/ mm2，而16-Gb的子块尺寸约为0.95 mm2。存储器阵列效率大于90%。

图6，截面图

在3D堆叠中，我们在竖直的NAND单元串中看到73个栅极层(字线)，可能其中有64个有效栅极，加上5个伪栅极和4个选择栅极(1个源SG和3个源SGs)。图6中的SEM横截面图也是来自产品简介，添加了一些注释。这幅图与前面的示意图相反，下面是CMOS芯片。CMOS晶圆拥有四个金属层，存储阵列晶圆片有三层，但还有有一个“后晶圆键合”铝金属层以及钝化层，在图像的顶部。

这看起来像一个传统的键合垫或重布线层，这就提出了一个问题:它如何连接到整个堆叠底层的外围电路---TSVs ? 我们可以从芯片的照片中看到，所有的60个键合垫都在芯片的顶部边缘，所以如果这些键合垫下面有TSV，密度不太大，肯定不会接近用于图像传感器芯片的键合垫。因此，前面的的顶视图完全是存储晶片背面的铝图案，而不是下面的存储阵列图案。它看起来像两个大的方块，但我们已经知道事实并非如此。

通过对工艺流程和互连的初步分析，我们在每个阵列和块边缘区域找到了TSV，这是一个相当独特的工艺设计。为此，NAND 阵列芯片经过了减薄工艺以适应TSV工艺。

图7，TSV截面图

图7是图6放大截面图并标上了相应注释。字线、选择栅极和位线触点都是是钨，共源线(CSL)触点是带钨帽的多晶硅/氮化硅堆叠材料层。在CSL缝之间，我们可以看到有9个垂直沟道(VC)孔，包括中间的一个伪孔。位线节距为40nm，因此可能采用自对准双重图形化工艺(SADP)。

图8，长江存储某专利图

在这个横截面图上，沟道孔并不是完全在样本的抛光平面上，因此我们看到沟道孔的顶部和底部交替出现。沟道孔的版图实际上使他们不可能都在一个平面上,因为它们是互相抵消,如图8所示的YMTC专利。

图9，存储阵列边缘的台阶截面图

据说其晶圆键合采用DBI®Xperi(Direct Bond Interconnect )技术,但XMC(现在YMTC的一部分)声称他们独立开发了自己的方法。在FMS2018上展示了几张照片，让我们对该芯片有了更多的了解。图9是存储阵列边缘的台阶。它相对于前面的SEM图像是倒置的，此次已经添加了每个台阶的字线层数。可以注意到，顶部有一个伪字线层，和看起来像三个单独屏蔽的选择门。值得注意的是，在FMS2018的讨论和该产品之间有一年多的时间间隔，所以结构可能并不完全相同。

图10，晶圆级封装连接

但是从图10的SEM图中可以看出，在样品的WLP connection (stair)区域，他们的工艺和设计几乎是一样的。YMTC的任何声明中都没有特别提到，但是XMC与Cypress 电荷陷阱技术NOR闪存有关联，这似乎表明他们的3D-NAND和大多数其他制造商一样，也是基于电荷陷阱技术的。

图11，穿过存储阵列的硅通孔

上图11展示了其TSV，尽管他们称所有存储阵列区域的为TACs（through array contacts)，和大部分边缘区域的为TSC（through-si contacts )。FMS2018上YMTC展示的图像中，我们可以看到TACs从内存芯片的第一金属层延伸到阵列堆叠和基板硅(源板)，与我们在第一张SEM图像中看到的铝层连接，可能是通过一个重布线层。CSL接触被标记为ACS -我们对这个缩写词的猜测是“array contact slit”。

TACs位于内存数组或大多数数组边缘(就在数组旁边)中，因此这似乎消除了TSV正好位于键合垫位置的可能性，而且它们的密度显然更高。在TSV Si蚀刻和氧化物间隔层沉积后向TSV(或TSC)孔内填充钨，然后进行钨回蚀刻。

以上似乎是我们目前为止对该部分所能得出的结论的极限。展望未来，YMTC在4月13日宣布了一个1.33 Tb, 128层，4层单元芯片。现在YMTC已经拥有了TSV和晶片键合技术，那么在未来，我们是否可以看到堆叠的芯片为我们提供500层甚至1000层的存储设备呢?