对话 | 探究系统级芯片设计

定制化和多芯片封装让传统的芯片开发方法难以为继...

本文原刊登于Semiconductor Engineering：《What’s Missing For Designing Chips At The System Level》

作者：Ed Sperling

 《半导体工程》对话Ansys副总裁兼半导体事业部总经理John Lee、Synopsys集团总经理Shankar Krishnamoorthy、赛灵思杰出工程师Simon Burke、以及加州大学圣地亚哥分校（UCSD）计算机工程学和电子与计算机工程系教授Andrew Kahng，一同探讨先进封装与节点的设计挑战。

图1：（从左至右）依次是Ansys副总裁兼半导体事业部总经理John Lee、Synopsys集团总经理Shankar Krishnamoorthy、赛灵思杰出工程师Simon Burke、以及加州大学圣地亚哥分校计算机工程学和电子与计算机工程系教授Andrew Kahng

 《半导体工程》：与以往不同的是，在高级节点上开展的芯片设计越来越多地采用独特的架构，因此，现在每次开展新设计时所面临的问题都会截然不同。我们是否仍然可以采用分而治之的方法？亦或目前只能在系统级处理所有问题？

Krishnamoorthy：毋庸置疑，我们看到整个行业都在采用域专用的架构。它被视为一种能够大幅提升性能功耗比的方法，但每种架构都会有其相应的独特挑战。通常而言，我们看到大量架构专门开发用于AI训练与推断，因此，从这些芯片的构建方式以及所面临的挑战来专门研究这个垂直行业将会非常有意义，然后可以为这一类应用开发具有针对性的解决方案。面向AI垂直行业主要依靠大量的块复制，在超低工作电压下确保电源完整性需要面临众多挑战，因为不仅功耗是一个大问题，而且在处理存储器和计算块之间的访问时也存在一些挑战。我们将超低的工作电压视为一个巨大的机遇，其有望在流程早期阶段提高电源完整性以及在流程每一步的协同设计中确保电源完整性。此外，我们还看到了一些巨大的机遇，比如引入布局规划相关的技术、采用创新方法处理多个复制块，采用结构化布线技术实现各个计算块之间的相互连接，降低计算机到存储器的时延，以及引入能够显著优化时延的3D-IC技术等等。您需要集成型座舱来整合计算和存储器以及它们之间的所有连接，并在同一个座舱中集成多物理场分析。也许在一些垂直领域中，深入理解这些设计挑战十分有意义，然后可以开发定制解决方案。我们也可以看到，在这些特定的垂直领域中开发定制解决方案，能够获得非常好的投资回报。

Burke：如果您回顾一下FPGA的应用市场，尤其是数据中心、无线、汽车和手机。在五年前，通用产品还可以部署到任何行业，而在数据中心方面，我们现在看到行业对性能的需求急剧上升，需要通过硬件专业化来加以应对。过去，行业只关注性能，如今，行业关注的是性能功耗比，这意味着不能简单地通过消耗大量功耗来提高性能。最终我们将采用专业化的方法来同时优化性能和功耗。再来看看当今数据中心的CPU，我们会发现它更像是一位“管理者”，而非“工作者”，它可以把计算卸载到FPGA或ASIC等其他部分。即使是在汽车中，我们也能看到非常专业的芯片，这种芯片需要具有较长的使用寿命而且无需消耗太多的功耗。毫无疑问，汽车中肯定不能消耗数千瓦的功耗，在手机市场，曾有多种采用CPU或者FPGA的不同厂商的解决方案，仅仅由于封装、成本和功耗方面的原因，厂商们正在整合包含了所有这些功能的更专业的产品。虽然每个市场背后的推动因素不尽相同，但从通用硬件转向更专业、更独特的硬件已成为现实，这对FPGA构成了一定挑战。因为我们的业务基础是，用户对通用产品进行重新编程，以实现各种功能，而现在的专业化已经开始对其有所影响。因此，我们最终在芯片上增加了大量IP，以解决那些高性能的细分市场需求。而随着时间的推移，市场的统一性正在不断提高。

Kahng：对于2.5D专业化，行业确实需要关注NRE的可扩展性，比如当产品中包含多个芯片而不是单个芯片时，验证和测试方面就会有繁重的负担。为了支持这种寒武纪式的芯片创新大爆发，需要对NRE进行适当程度地扩展，这就是行业近期所面临的一些挑战。

Lee：在设计和分析中都需要采用层级方法。比如在分析中，绝对需要准确的自下而上模型以及准确的自上而下模型。例如，如果您正在查看一个特定的复制块，重要的是您应该在原位查看这个块的内部，了解它的系统级环境，与它相邻的块以及它们的行为。但是这些模型需要有极其复杂的结构，原因是这个特定的实例所发生的状况，无论是功能块还是多芯片系统中的芯片组，很大程度上取决于它周围实际发生状况的逻辑行为。这就意味着，我们需要一套具备多物理场感知能力和行为感知能力的复杂层级模型。这是我们认为很有前景、也备受关注的一个领域。

《半导体工程》：我们看到整个行业在向左和向右转型的过程中发生了一系列的变化，最终突破了传统的壁垒。现有的工具是否能够适应这些变化，或者我们是否需要在不同的时期采用不同的工具？

Kahng：我们现在通过一种比以往更加灵活的方式来使用这些工具。我们可以看到，流程仿真被嵌入到签核和许多自动调试工作中，这些都有助于满足进度要求。此外，DTCO、寻径和机器学习方面已经初具雏形，而且预测功能有助于缩短保护间隔。EDA厂商也正在通力合作，从而更紧密地整合传统的技术类型，并缩短任何给定迭代的时延。

Krishnamoorthy：当我们提及系统复杂性这个词时，基本上所有的传统边界都需要被重新审视。我们需要探索这些边界之间的融合，以获得最佳结果。在过去的5年里，由于在性能功耗比或其他关键指标方面取得了最大的进步，跨传统边界的融合得到了快速的发展，也取得了显著的优异成果。传感器与分析相结合所带来的真正连续性就是一个良好例证，我们已经将监控器和传感器以及整个大数据方法融入至芯片分析和设计签核鲁棒性分析中。同样地，我们基本上将多物理场分析与所有的设计和签核技术结合使用，从而真正实现对实际问题的并行分析以及对时序、信号完整性和功耗的实际影响，这是我们行业的下一个发展方向。所有边界都将得到融合，但我并没有看到终端用户从根本上对工作职能做出调整，签核工程师仍然在做签核方面的工作，而实施工程师仍然负责实施方面的工作，但他们的工作范围扩大了。过去，时序签核工程师可能会把工作交接给电源轨工程师，但如今，时序工程师和电源轨工程师密切合作，共同完成芯片签核。或者类似地，传统的前端和后端会进行交接，但如果您想要获得最佳的性能、功耗和面积（PPA），那么这种传统模式不再适用于最新的节点。因此，为了取得更好的成果，各领域的工程师相互之间需要更多地配合和学习，不但需要在技术领域之间进行融合，而且需要在客户的各个工作职能之间进行融合，这样才能获得更出色的成果。

Burke：目前我们可以看到一个有意思的趋势，其部分原因在于摩尔定律逐渐放缓，那就是为了同时获得功能、容量和规模，我们正在朝着多硅芯片解决方案发展，而且这些芯片必须能相互通信。现在我们在使用interposer和其他新颖技术，让芯片能以更快速度、更低时延实现相互通信。过去我们是在一块硅芯片里完成这些工作的，现在的系统级解决方案涉及多种技术，进一步加剧了整个问题的难度。其中一个影响在于，我们目前所处的状况是，并非全部硅芯片都采用相同的工艺节点或来自同一家芯片制造商，如果要将不同的制造商和节点结合在一起，这将使收敛过程变得异常复杂。在整个系统中，工艺角并不能完全匹配。它们包含不同的定义、不同的电压、不同的规格。这不仅涉及静态时序分析（STA），还涉及热、电迁移和IR（EMIR），甚至布局与原理图（LVS）和设计规则检查（DRC）也在某种程度上受一定影响，从而导致更复杂的系统级问题，这对后端的每个人都有影响。

Lee：与需要经过封装和电路板的情况相比，如果把多个芯片放置在一个interposer上，信号的速度（即芯片间的通信速度）将会更快。其中一个挑战在于，在interposer上，或者甚至在配备高速SerDes的芯片中，电磁干扰或串扰的影响会越来越大。因此，电路板设计人员一直以来用于实现信号完整性的许多方法，现在也被应用到3D-IC设计中。

Burke：从系统的角度来看，把两个芯片放置在interposer上，能实现芯片之间的通信提速。如果从硅芯片的角度来看，突然把一半的硅芯片放在另一个单独的芯片上，整个过程就会减慢，因为必须穿过其他的元件才能访问那个芯片。由此可见，通信速度是有所改进还是有所下降，主要取决于看待问题的角度。无论怎样，我们看到芯片设计团队和封装团队正在通力协作，相互融合。但是如果把四个芯片连接到interposer，从芯片1到芯片4则需要一段时间，这个距离很远，我们无法超越物理法则。虽然芯片变大了不少，但它仍然需要花费相同的通信时间。有许多新的技术可以帮助您缩短芯片之间的物理距离，而且在降低时延的同时，提高带宽并加快通信速度。在这些偏向机械的物理领域中存在大量的机遇，封装解决方案将为我们带来大容量芯片，并阻止摩尔定律的放缓。但是它们也有其自身的复杂性，主要体现在后端签核上。您如何确保系统能正常地运行，并且在安装硅芯片后也能继续正常运行？

Kahng：在2D环境中，系统与技术之间的交接非常清晰，并且可轻松管理bump规划、分区规划、NoC等方面，而我们正在从该环境转移到多芯片的环境，后者不仅具有更多的动态交接，而且对协同设计有着更严苛的要求。有助于高效率、可扩展协同分析的跨系统和技术边界抽象层级仍然尚未实现。

Krishnamoorthy：面向设计人员的整个3D工作流程非常不连贯。设计探索、构建、分析和签核工作并不能在同一个环境中完成。您不妨看一下我们在SoC设计中采用芯片级设计所实现的收益，我们将各个方面融合到统一环境中，这样我们就能在各流程阶段显著加速协同优化。正基于此，3D-IC设计足以掀起一场颠覆性的技术变革，当然这还涉及架构探索等诸多方面。如果您有一个单片RTL，您如何判断应该将RTL的哪个部分放到什么芯片上呢？这不仅涉及到成本方面的考量因素，还涉及到顶级收敛的考量因素。在我们面前，还有许多十分有趣的问题等待解决，但是我们需要采用合适的设计环境来实现多芯片设计。 

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Marc Swinnen | Ansys, Sr. Product Marketing Manager

Marc曾在Cadence、Synopsys、Azuro和Sequence Design担任市场和技术支持职位，拥有大量数字和模拟设计工具的经验。他在比利时鲁汶大学/IMEC获得电气工程硕士学位和工业管理硕士学位，在加州圣何塞州立大学获得MBA学位。

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