2.5D3D封装

超越摩尔定律

Chiplet的概念源于Marvell创始人周秀文博士在ISSCC 2015上提出的Mochi（Modular Chip，模块化芯片）架构，伴随着AMD第一个将小芯片架构引入其最初的Epyc处理器Naples，Chiplet技术快速发展。2022年3月，Chiplet的高速互联标准——UCIe（Universal ChipletInterconnectExpress，通用芯粒互联技术）正式推出，旨在芯片封装层面确立互联互通的统一标准。

（图1：AMD Chiplet架构演进）

资料来源：Cool 3C，国盛证券研究所

先进封装作为 Chiplet 的重要部分，其四大要素分别为 RDL（Re-distributed layer，重布线层）、TSV（Through Silicon Via，硅通孔）、Bump（凸点）和 Wafer（晶圆），RDL 起到 XY 平面电气延伸的作用，TSV 起到 Z 轴电气延伸的作用，Bump 起到界面互联和应力缓冲的作用，Wafer 作为集成电路的载体以及 RDL 和 TSV 的介质和载体。

Chiplet半导体技术发展重要方向

Chiplet 技术迅速发展的原因得益于其在降低成本并提升芯片性能方面的独特优势，主要体现在以下几个方面：

小面积设计提升芯片良率：传统的良率模型假设缺陷在晶圆上随机散布，并且芯片上任何地方的缺陷都 会使其无法使用，所以大面积芯片比小面积芯片更可能包含缺陷，造成芯片良率与芯片面积直接相关。 一般来说，裸芯（Die）的面积越小，在缺陷概率一定的情况下，整体的良率就越高。从下图可以看到， 裸芯面积是40mm×40mm 的良率只有 35.7%；如果面积减少到 20mm×20mm，良率便上升到75.7%； 如果进一步减小到 10mm×10mm，良率可以提升至 94.2%。Chiplet 设计可以将超大型芯片按照不同的功能模块切割成独立的小芯片进行分开制造，从而有效改善良率，同时降低生产成本。

更低能耗更高性能：在速度方面，采取 3D 封装技术的 chiplet 缩短了线路传输距离，指令的响应速度得到大幅提升，寄生性电容和电感也得以降低，此外，用更多更密集的 I/O 接点数，电路密度提升即提高 功率密度。3D  封装由于采用更细小、更密集的电路，信号传输不需要过多的电信号，从而功耗也会相应降低。

IP 快速复用降低设计成本和复杂度，有助于产品快速迭代：随着先进工艺的不断推进，基于越先进的工艺来设计芯片，其面临的复杂度和设计难度也将大幅提升，同时设计成本也将直线上升。如果在芯片设计 阶段，就将大规模的 SoC 按照不同的功能模块分解为一个个的芯粒，那么部分芯粒则可以做到类似模块化的设计，而且可以重复运用在不同的芯片产品当中。这样可以极大降低芯片设计的难度和设计成本， 同时也有利于后续产品的迭代，加速产品的上市周期。例如，AMD   在第三代锐龙（Ryzen）处理器上复用了第二代霄龙（EPYC）处理器的 IOChiplet，这种复用不但可以将“老旧制程”生产的 Chiplet 继续应用到下一代产品中以节约成本，更能极大地节约设计、验证和生产周期并降低失败风险。

针对性选取制程工艺降低制造成本：将 SoC 进行 Chiplet 化之后，不同的芯粒可以根据需要选择合适的工艺来分开制造，然后再通过先进封装技术进行组装，不需要全部都采用相同制程的工艺在一块晶圆上进 行一体化制造，这样可以极大地降低芯片的制造成本。对于密集封装的逻辑和存储器，7nm  晶体管比16nm 晶体管便宜，但 I/O 接口通常具有模拟电路和其他无法从较小节点中受益的大型功能。因此，许多小芯片设计将 I/O 功能隔离到在旧节点中制造的单独芯片中。一些逻辑电路（例如加速器）可能不需要以与主处理器相同的最大时钟速率运行，因此可以在中间节点中制造，使用较旧的工艺技术可以将这些小芯 片的制造成本降低多达 50%。

先进制程及超大芯片最受益 Chiplet 技术

综合考虑以上几点优势，The Linley Group对 Chiplet 技术的经济效益进行过模拟分析，其案例对比中包括一个几乎没有冗余面积的大芯片（600mm²，80%有效面积）和一个大的有机 BGA 封装

（60mm×60mm）被分成四个相同的小芯片。从表中我们可以看出，小芯片的良率几乎是大型单片芯片 的两倍（78% VS 43%），从而节省了 100 美元的总芯片成本。虽然芯片数量的提升会带来较高的测试成本，但 Chiplet 技术仍然降低了 13%的总制造成本。将此成本模型扩展到其他示例，Chiplet 技术对于几乎没有冗余的大芯片最具成本效益，即有效面积越大，降本效果越显著。根据成本模型，5nm  的净成本节省比 7nm 高约 10%，这意味着小芯片可以降低小至 200mm²的裸片成本。即使对于有效面积为 50% 的处理器，在 300mm²以上也能节省成本。目前尽管 3nm 的晶圆成本尚未确定，但成本节约肯定会再次上升，将小芯片的盈亏平衡点推到 150mm²以下。

(图2：不同制程Chiplet降本场景）

资料来源：The Linley Group，国盛证券研究所

摩尔定律减缓带来了小芯片的设计需求，性能提升、成本降低以及大芯片的缺陷问题是Chiplet设计 成为趋势的三大推动因素。总体来说，Chiplet是“后摩尔时代”半导体技术发展重要方向，国外各大厂商持续布局，且均已形成一定规模和应用。

Chiplet 成本分析

CoWoS 技术

英特尔 EMIB，Foveros 技术总结

Foveros 技术

2.5D 封装CoWoS技术总结

INTEL EMIB 引领低成本 2.5D 异构封装，Foveros 提供高性能 3D 堆叠解决方案。英特尔的嵌入式多管芯互联桥接封装技术（EMIB）是 2.5D 硅中介层的替代方案，异构集成模拟设备、内存、CPU、ASIC 芯 片以及单片 FPGA 架构，提供了更简单的制造流程、更高的性能、更强的信号完整性以及更低的复杂性。Foveros 技术是高于 EMIB 技术的3D 芯片堆叠技术，利用晶圆级封装能力，适用于小尺寸、低功率或有 极端内存带宽要求的情况，包含 Omni 和 Direct 两代扩展。2020 年英特尔发布的 Lakefield 芯片，是首款基于 Foveros 3D 立体封装技术的芯片，采用 1 个大核+4 个小核的混合 CPU 设计。Intel预计Foveros Omni 技术将在 2023 年规模量产。

三星先进封装技术

三星目前主要的先进封装方案

Cube：2.5D 硅中介层技术，可将逻辑设备水平连接到 HBM 模块。根据硅中介层的形式分为两种组装工艺：基板-芯片 CoS（Chip on Substrate）和晶圆-芯片 CoW（Chip on Wafer）。CoS 主要优势可以中间测试，中间测试可以避免在 HBM 模块安装之前安装任何无效的硅中介层或逻辑芯片。CoW 主要优势是尺寸更大，可以选用较大的硅中介层。CoS 适用于开发低成本的 2.5D 封装方案，CoW 适用于多 HBM 模块方案。

R-Cube：低成本 2.5D RDL 中介层技术，通过高密度 RDL 将逻辑与逻辑、逻辑与HBM 模块连接，具有更快的周转时间和更好的信号/电源完整性，设计灵活性较好。

H-Cube：2021 年 11 月最新推出的 2.5D 封装解决方案，基板整合 ABF 和 HDI，用于开发大型和低成本的封装。

X-Cube：2020 年 8 月推出的 3D 封装方案，包括晶圆-芯片（CoW）、晶圆-晶圆（WoW）和硅通孔

（TSV）技术，实现高密度高性能封装。

RDL 重布线

晶圆级封装关键工艺

RDL（Re-distributed layer，重布线层）技术是晶圆级封装关键技术。由于在设计芯片时只有极少数芯片的 I/O 端口是按照面阵列形式来进行设计的，因此需要重布线技术，在晶圆表面利用金属层与介质层形成相应的金属布线图形，将原来设计的芯片线路焊盘重新布线到新的、间距更宽的位置，使芯片能 适用于更有效的封装互连形式。RDL 可以改变线路 I/O 端口原有的设计，加大 I/O 端口间距，提供较大的凸块焊接面积，减小基板与元器件间的应力，提高元器件的可靠性。此外封装工艺 RDL 可取代部分芯片线路，以缩短芯片开发时间。

(图3：采用 RDL 技术的 2.5D 转接板示意图)

资料来源：《集成电路系统级封装》，国盛证券研究所

在晶圆级封装中，RDL 是最为关键的技术，通过 RDL 将 IO Pad 进行扇入 Fan-In 或者扇出 Fan-Out， 形成不同类型的晶圆级封装。在 2.5D IC 集成中，除了硅基板上的 TSV，RDL 同样不可或缺，以台积电CoWoS-S 为例，其在中间层上下都布有宽间距的 RDL 层，通过 TIV（Through interposer Via）进行信号和电气传递，在高速传输中提供低损耗的高频信号。

在 3D IC 集成中，对于上下堆叠是同一种芯片，通常 TSV 就可以直接完成电气互联功能了，而堆叠上下如果是不同类型芯片，则需要通过 RDL 重布线层将上下层芯片的 IO 进行对准，从而完成电气互联。随着工艺技术的发展，通过 RDL 形成的金属布线的线宽和线间距也会越来越小，从而提供更高的互联密度

RDL 工艺流程

RDL 工艺流程：RDL 的制作方式包括电镀、大马士革、金属蒸镀+金属剥除等，其中利用前道晶圆制造里面的大马士革原理的 RDL 工艺可以满足低线宽/间距（Line/Space，L/S）的 RDL 结构。

（图4：大马士革 RDL 工艺流程）

资料来源：《集成电路系统级封装》，国盛证券研究所

TSV 硅通孔

2.5D/3D 封装关键工艺

由于当前不同厂商集成技术路线存在差异，2.5D  封装工艺和技术其实并没有一个统一的标准，通常可以将 2.5D 封装理解为，多芯片之间通过中介层、硅桥、高密度 RDL 等方式进行互连的封装方式。其核心包括 1）多芯片集成；2）互连部分引入高 I/O 密度的介质而不是在依靠载板上走线。

（图5：常见 2.5D 封装结构）

资料来源：Globalfoundries，国盛证券研究所

中介层是 2.5D 封装关键特点之一。中介层用来连接多个芯片，目前中介层主要是硅基材质。DRAM和 CPU、CPU、SoC等芯片通过硅中介层实现高速的运算和数据交流，降低功耗，提升效率。常见的2.5D 封装技术在硅中介层有 TSV 集成，芯片通常通过MicroBump（微凸块）和中介层相连接，作为中介层的硅基板采用 Bump 和基板相连，硅基板表面通过 RDL 布线，TSV 作为硅基板上下表面电气连接的通道， 这种 2.5D 集成适合芯片规模比较大，引脚密度高的情况，芯片一般以 FlipChip 形式安装在硅基板上。

（图6：2.5D 结构示意图）

资料来源：EETimes，国盛证券研究所

3D 封装和 2.5D 封装的主要区别在于，2.5D 封装是在中介层上进行布线和打孔，而 3D集成是直接在芯片上打孔（TSV）和重布线（RDL），电气连接上下层芯片。从物理结构上看，所有芯片和无源器件 均位于 XY 平面上方，芯片堆叠在一起，在 XY 平面的上方有穿过芯片的 TSV，在 XY 平面的下方有基板 的布线和过孔。整个系统通过 TSV 和 RDL 将芯片直接电气连接。

（图7：2.5D 封装和 3D 封装结构的区别）

资料来源：知乎，国盛证券研究所

TSV 技术是 2.5D/3D 封装的关键工艺之一。硅通孔技术（TSV，Through Silicon Via）是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的技术。TSV  技术通过铜、钨和多晶硅等导电物质的填充，实现硅通孔的垂直电气互连。硅通孔技术的优势是可以通过垂直互连减小互连长度

、信号延迟，降低电容、电感，实现芯片间的低功耗、高速通讯，增加带宽和实现器件集成的小型化。

Via-Middle 和 Via-Last 是较为常见的通孔方式。依据 TSV 通孔生成的阶段 TSV 工艺可以分为：

1）Via-First；2）Via-Middle；3）Via-Last。

（图8：3 种 TSV 通孔生成方式）

资料来源：知乎，国盛证券研究所

（图9：3 种 TSV 通孔生成各环节方式优劣势对比）

资料来源：《TSV:via first via middle or via last 》，国盛证券研究所

TSV  工艺主要包括深硅刻蚀形成微孔，再进行绝缘层、阻挡层、种子层的沉积，深孔填充，退火，

CMP 减薄，Pad 的制备叠加等工艺技术。

（图10：TSV 主要工艺流程示意图）

资料来源：《高密度 2.5D TSV 转接板关键技术研究》，国盛证券研究所

孔成型：孔成型的方式有激光打孔、干法刻蚀、🗎法刻蚀多种。随着 TSV 的空径减小、深宽比增加，基于深硅刻蚀（Deep Reactive Ion Etching，DRIE）的 Bosch工艺是目前应用最广泛工艺。反应离子刻蚀（Reactive Ion Etching，RIE）工艺是采用物理轰击和化学反应双重作用的刻蚀，Bosch 工艺通过刻蚀和保护两个步骤交替进行来提高 TSV 的各向异性，保证 TSV 通孔的垂直度。

沉积绝缘层：TSV 孔内绝缘层用于实现硅村底与孔内传输通道的绝缘，防止 TSV通孔之间漏电和串扰。TSV 孔内绝缘层的质量将直接影响 TSV 硅转接板的信号完整性和电源完整性，是保证 2.5D TSV 转接板性能的关键工艺之一。在 TSV 孔刻蚀和深孔清洗完毕后，在 TSV 孔壁沉积绝缘材料形成孔壁介质绝缘层， 孔壁绝缘介质层需要完全覆盖 TSV 孔的内壁和 TSV 硅转接基板表面以达到良好的绝缘性能。TSV 孔壁绝缘介质材料选用无机介质材料，如二氧化硅、氮化硅、或二氧化硅和氮化硅构成的复合材料。

沉积阻挡层/种子层：在 2.5D TSV 中介层工艺中，一般使用铜作为 TSV 通孔内部金属互联材料。在电镀铜填充 TSV 通孔前，需要在 TSV 孔内制备电镀阻挡/种子层，一般选用 Ti、Ta、TiN、TaN 等材料。TSV 电镀种子层起着与电镀电极电连接并实现 TSV 孔填充的作用。

电镀填充工艺：TSV 深孔的填充技术是 3D 集成的关键技术，也是难度较大的一个环节，TSV 填充效果直接关系到后续器件的电学性能和可靠性。从填充材料角度，可以填充的材料包括铜、钨、多晶硅等，目前 电镀铜工艺是主流的先进封装中硅通孔填充材料。硅通孔电镀铜工艺目前主要有大马士革电镀和掩模电镀 两种。

TSV 硅通孔

CMP（化学机械抛光）工艺和背面露头工艺：由于 TSV 中介层还需要高密度多层再布线，CMP 技术引入到 TSV 制程中，用于去除硅表面的二氧化硅介质层、阻挡层和种子层。TSV 背面露头技术也是 2.5D TSV 转接基板的关键工艺，包括晶圆减薄、干/🗎法刻蚀工艺。随着晶圆厚度越来越小，散热性提升，与此同时TSV  深度随之减小，带来互联延迟和损耗的减少。然而晶圆厚度变薄的同时，材料内部的应力会随着减薄工序的进行而增大使得硅片产生翘曲、粗糙和断裂等缺陷。2.5D TSV 转接基板背面减薄之后，一般还需要通过干法或者🗎法刻蚀工艺，从背面露出 TSV 铜柱，从而实现后续晶圆背面的电信号连接。

晶圆减薄：在 via first 和 via middle 工艺中，晶圆表面平坦化后，还需要进行晶圆背面的减薄使 TSV 露出，via last 工艺中，晶圆在进行 Bosch 刻蚀工艺前就会进行减薄。晶圆减薄的目的是使 TSV 露出， 在晶圆级多层堆叠技术中，需要将多片晶圆进行堆叠键合，同时总厚度还必须满足封装设备的要求。目 前较为先进的多层堆叠使用的芯片厚度均在 100μm 以下。未来如果需要叠加更多层，芯片的厚度需减薄至 25μm 甚至更小。传统的晶圆减薄技术包括机械磨削、CMP 和🗎法腐蚀等。由于晶圆经过减薄后容易产生变形或翘曲，目前业界主流的解决方案是采用一体机的思路，将晶圆的磨削、抛光、保护膜去除 和划片膜粘贴等工序集合在一台设备内。晶圆从始至终都被吸在真空吸盘上，始终保持平整状态，从而 防止了晶圆在工序间搬运时产生变形或翘曲。

临时键合

超薄晶圆支撑系统

超薄晶圆具有降低封装整体厚度、增强散热、增强电学性能、提高集成度等优势，在先进封装中被广 泛使用。根据 Yole，2025 年全球超薄晶圆市场规模有望超过 1.35 亿片（等效 8 英寸）。然而由于超薄晶圆柔性较差且易碎，容易产生翘曲，需要一套支撑系统来防止这些损伤。通常在封装前使用某种特定的

中间层材料，将超薄晶圆临时键合到一个晶圆载板上，这种工艺称为临时键合工艺（Temporary    Bonding）。

（图11：超薄晶圆市场规模）

资料来源：Yole，国盛证券研究所

按照工艺流程来分，目前主要有热/机械滑移式临时键合与解键合、热/机械滑移式临时键合与解键合

、激光式临时键合与解键合三种工艺。其中激光临时键合与解键合工艺最大工艺温度高，抗化学性好，是

最新一代的临时键合/解键合技术方案。

临时键合/解键合常见工艺流程：首先在临时载板或功能晶圆上通过压合、粘贴或旋涂等方法制造一层中 间层材料作为键合黏接剂，然后翻转功能晶圆，使其正面与临时载板对准，然后将二者转移至键合腔进行 键合，临时键合完成后，对功能晶圆进行减薄，一般包括机械研磨、化学抛光等步骤。减薄后再进行深硅 刻蚀、扩散阻挡层及种子层沉积、电镀、机械化学抛光、光刻、刻蚀、金属化等背面加工，形成再布线层

、TSV  等结构。最后可以采用不同方式的解键合工艺将功能晶圆与临时载板分离，对二者分别进行清洗后， 将功能晶圆转移到划片膜或其他支撑系统中，以便进行下一步工艺，临时载板则可以马上进行再次利用。 在这一工艺流程中，仅添加了临时键合机与解键合机两台设备，其他步骤均可采用与标准晶圆制造相同的 设备与工艺完成。

（图12：EVG 标准临时键合/解键合工艺流程示意图）

资料来源：《集成电路先进封装材料》，国盛证券研究所

（图13：SUSS 标准临时键合/解键合工艺流程示意图）

资料来源：《集成电路先进封装材料》，国盛证券研究所

临时键合胶：是把功能晶圆和临时载板黏接在一起的中间层材料。不同工艺对应的临时键合在键合方法、 键合工艺和材料选择上有所不同。对于临时键合胶的选择，需要关注热稳定性、化学稳定性、粘接强度、 机械稳定性、均一性等因素。临时键合胶的材料性能主要是由基础黏料的性质决定的，因此基础黏料的选择至关重要。可用作基础黏料的高分子聚合物材料包括热塑性树脂、热固性树脂、光刻胶等。

（图14：超薄晶圆支撑与保护技术）

资料来源：《集成电路先进封装材料》，国盛证券研究所

微凸点、底部填充与混合键合技术

凸点技术——间距缩小、密度提升

凸点作为封装结构中的重要一环，为堆叠芯片及固定装配提供所需的机械支撑，并实现芯片与中介层，芯片与芯片间的电气互连。凸点的发展趋势是尺寸不断缩小，从球栅阵列焊球（Ball-Grid-Array Solder Ball，BGA ball），其直径范围通常在 0.25-0.76mm，到倒装凸点（Flip-Chip Solder Bump， FC Bump），也被称为可控塌陷芯片焊点（Controlled Callapse Chip Connection solder joint，

C4 solder joint），其直径范围通常在 100-150μm，再到微凸点（micro bump），其直径可小至2μm。微凸点可以通过光刻电镀的方法在整片晶圆上进行大规模制备，生产效率高，并且降低批量封装 成本。按照凸点的结构，微凸点可以分为焊料凸点、铜柱凸点和键合铜凸点。

（图14：三维封装焊点中凸点截面图）

资料来源：《窄节距微凸点制备及可靠性研究》，国盛证券研究所

焊料凸点是目前倒装封装互连凸点的主流选择。焊料凸点（Solder Ball Bump，SBB）一般为锡基的焊料形成的凸点，材料成分包括纯 Sn 及 Sn-Pb、Sn-Cu、Sn-Ag、Sn-Zn 和Sn-Bi 等体系的合金。由于 组装工艺非常简单，目前焊料凸点应用非常广泛。由于近年来人们环保意识提高，元器件无铅化趋势显著，无铅焊料被越来越多的使用，由于无铅焊料在铺展能力和润🗎性方面有不足，助焊剂作为辅助材料， 与无铅焊料配套使用，需求量持续增长。

铜柱凸点将成为高密度、窄节距集成电路封装市场主流方式。随着先进封装对凸点间距要求越来越小， 为了避免桥接现象的发生，实现更高 I/O 密度，IBM 公司于 21 世纪初首次提出了铜柱凸点，申请了铜柱凸点结构的相关专利。在焊料互连过程中，铜柱凸点能够保持一定的高度，既可以防止焊料的桥接现象 发生，又可以掌控堆叠层芯片的间距高度，铜柱凸点的高径比不再受到阵列间距的限制，在相同的凸点 间距下，可以提供更大的支撑高度，大大改善了底部填充胶的流动性。

电镀法是凸块制作使用最广泛的方式。凸块制作技术包括电镀法、化学镀法、蒸发法和锡膏印刷法等，但 以电镀的方法应用最为广泛，因为其可以做到更小的尺寸，达到更高的生产效率及更好的可靠性。借助光 刻掩膜技术的电镀法则具有更高的制备精度，可实现凸点在晶圆上的直接制备，适合铜柱凸点的制备。

（图15：电镀锡球凸点的工艺流程）

资料来源：《集成电路系统级封装》，国盛证券研究所

（图16：Cu/焊料凸点结构）

资料来源：《窄节距微凸点制备及可靠性研究》，国盛证券研究所

回流焊仍为凸点键合主流方式，TCB 潜力大。根据铜柱凸点的节距不同，铜柱凸点的键合方法可以分为回流焊和热压键合（TCB）两种方式。对于节距较大的铜柱凸点，可采用回流焊方式完成凸点键合。回流焊 的方式效率高，成本低，其缺点跟热膨胀系数（CTE）有关，由于整个封装由不同的材料组成，在回流炉 中加热会导致这些不同的材料以不同的速度膨胀。当芯片和基板膨胀和冷却时，CTE  的差异会导致翘曲。此外还会有芯片间隙变化等问题导致最终产品电气性能差。

（图17：不同材料热膨胀系数不同带来的问题）

资料来源：semianalysis，国盛证券研究所

采用热压键合的方式，通过 Bond Head 和 Bond Stage 的结构完成待键合芯片之间的高精度对准， 并可在键合过程中施加一定的压力以辅助键合。热压键合在高精度键合领域表现更为出色，使用 TCB 可以封装更薄的芯片，也可以使 I/O 间距更小。因此 HBM 的制造通常会用 TCB。TCB 的缺点在于设备成本高。

底部填充工艺——分散应力提升可靠性

底部填充是芯片倒装于基板封装结构中的重要工艺。其作用是  1）将芯片凸点位置的集中应力分散到底部填充体和塑封料中；2）可阻止焊料蠕变，并增加倒装芯片连接的强度与刚度；3）保护芯片免受环境 的影响，如🗎气、离子污染等；4）使芯片抗机械振动与冲击；5）极大改善焊点的热疲劳可靠性。

（图18：倒装芯片封装的结构示意图）

资料来源：《集成电路系统级封装》，国盛证券研究所

底部填充工艺利用的是材料的毛细现象。倒装键合后芯片与基板的间隙较小，用针管将液态的底部填充料 沿芯片边缘涂布，在毛细作用下，填充液会渗透到整个芯片底部。除了毛细填充方法，底部填充还可以将 非流动型下填料在芯片倒装前涂布在基板上，并在芯片倒装时施加压力。涂布后在一定温度下使填充胶固 化，完成底部填充工艺。

底部填充工艺及其相应材料主要包括毛细作用底部填充（Capillary Underfill，CUF）、塑封底部填充

（Molded Underfill，MUF）、非导电胶热压型（Non-Conductive Paste，NCP）底部填充和非导电膜热压型（Non-Conductive  Film，NCF）底部填充。随着新型高密度封装结构出现，传统毛细管底部填充料在其中的流动能力受限，可靠性降低。因此芯片间的互连方式从使用“毛细管底部填充料+回流” 向使用“NCP/NCF 材料+热压工艺”转变，后者更加适应紧凑空间条件下封装保护的要求。

    （图18：底部填充料的分类）

                           资料来源：《集成电路先进封装材料》，国盛证券研究所

（图20：CUF 工艺与圆片级 NCF 工艺对比）

资料来源：《集成电路先进封装材料》，国盛证券研究所

（图21：底部填充料参数的发展方向）

资料来源：《集成电路先进封装材料》，国盛证券研究所

混合键合技术——赋能 3D 堆叠

当凸点储存进一步缩小到小于10~20um时，焊锡球成为了工艺难点及缺陷的主要来源。业界相应提出了 Hybrid Bonding 工艺，可以解决 bump 间距小于 10 微米芯片间的键合问题，以实现更高的互连密度，此外 Hybrid Bonding 信号丢失率几乎可以忽略不计，在高吞吐量，高性能计算领域优势明显。

（图22：微凸点和混合键合对比）

资料来源：AMD，国盛证券研究所

混合键合（Hybrid Bonding）也称为 DBI（Direct Bond Interconnect，直接键合连接），Sony

最早在 CIS 中运用了混合键合技术，公司 2016 年将这一技术用于 Samsung Galaxy S7 的背照式 CIS

（BI-CIS）中，大幅提高了镜头分辨率。台积电的 SoIC 也使用了混合键合，从下右图可以看到，在高频率下，混合键合的插入损耗表现大幅优于传统 FC 键合方式，且凸点密度大幅提升。

（图23：Sony BI-CIS 异质接合接点横截面）（图24：TSMC 系统整合芯片 SoIC 示意图）

资料来源：Matek，国盛证券研究所资料来源：Matek，国盛证券研究所

混合键合中晶圆到晶圆（W2W）的工艺从晶圆加工到最终的 BEOL 互连级别开始。沉积合适的电介质（SiON、SiCN 或 SiO2），然后将其蚀刻以在下面的金属上形成通孔。沉积阻隔层和种子层，然后镀铜。铜 CMP 抛光覆盖层，这样使得后续在退火时铜膨胀时，表面微小的间隙可以被填补。紧接着清洗晶圆去除所有污染物，然后通过等离子体活化，在电介质上产生活性位点。两个晶圆在键合机精确对齐， 之后在退火炉中，铜熔合在一起，进行电接触。最后，晶圆边缘修整之后是背面晶圆研磨减薄圆，清洁和CMP 抛光等，并用表面声学显微镜（SAM）检查粘合晶圆中的空隙。

（图25：异质接合流程图）

资料来源：Matek，国盛证券研究所

Hybrid Bonding 技术优势显著，各大头部厂商重视布局，但其生产成本仍然非常昂贵。Cu 的熔点（1083℃）高、自扩散速率低，难以实现低温键合，Cu-Cu  直接键合需要在400℃的高温下才能充分发生原子扩散，高温会降低对中精度、损伤器件性能、增加设备要求等问题。目前实现 Cu-Cu 低温键合的方式主要为热压键合（TCB），混合键合工艺、纳米材料烧结工艺等。总体来讲各项工艺仍处于不断发展进 步阶段。

IC载板--集成电路核心封装材料

简而言之，是 IC 的载体，建立起 IC 与 PCB 之间的讯号链接；同时可以保护电路、固定线路、并起到一定的散热能力。根据材料及应用的不同，封装基板可以分为陶瓷基板、金属基板、有机基板及硅/玻璃 基板（中间层）等。其中有机基板具有厚度薄、线路密、对位精度要求高、电气结构更复杂等特点，在高 功能集成电路 I/O 端口数不断增加，对散热性要求不断提高的背景下，有机基板逐渐向多层化、薄型化和高密度化发展，广泛用于计算机、通信产品、消费类电子及汽车电子产品等领域。

刚性有机基板按照制板工艺分类，刚性有机基板可分为层压（Lamination）基板和积层（Build-up） 基板两大类。I/O   端口数较多的高密度封装器件需要采用积层基板，其关键工艺是微孔技术，先在芯板两 侧对称制造绝缘层，然后通过光刻或激光钻孔的方式在绝缘层上形成微孔，后续通过镀铜填充微孔，并在 绝缘层表明形成电路图形，重复这些积层步骤可以制造多积层板。另外，在基板制造过程中需要用到的绝 缘层材料目前主流是日本味之素精细化学品公司生产的 ABF（Ajinomoto Build-up Film）。

（图26：ABF 基板制造流程）

资料来源：semiengineering，国盛证券研究所

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产品更快的 time to market。

设计服务团队核心成员的平均从业经历超过十年。数十人的设计服务团队，具备完整的从Silicon 到2.5D、3D IC 先进封装的设计服务能力，提Interposer/Bridge Die 的设计与仿真，各类OSAT/Cowos 的支持。

供应链团队具有丰富的产品可制造性的工艺经验，能为客户提供产品在设计时的制造工艺咨询和制 造过程监控服务，并提供确保产品高良率和高可靠性的功能测试、应用场景测试、可靠性项目的方案， 配备了专业的质量管理团队，具备 TS16949（车规芯片稳定性）、ISO26262（车规芯片安全性）、AEC-Q100（车规芯片可靠性）管理体系丰富的运营经验。

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