IT/CAD与EDA平台解决方案

图元TOPBRAIN 2023年6月2日浏览：1443

IT/EDA 平台建设

汇聚了国内资深的 EDA与IT/CAD 安全架构服务专家，我们深刻理解 Fabless 公司的需求和痛点，致力于解决芯片研发过程中的数据、IP、PDK、GDS 的数据防泄密，和提升 EDA 研发仿真验证的效率，提供 SOC/数字/模拟射频芯片研发的设计和验证环境的咨询、实施和运维等服务。我们的 IT/CAD 团队可以提供全面的 EDA 环境规划，IT 软硬件平台实施和运维服务，部署先进的私有云安全架构，实现了多站点互联互通，保证各个环节的数据安全，制定规范的管理制度，高效管理大规模的计算集群，使得大规模的芯片设计在有限的资源下按时流片。

我们的 EDA 服务团队可以全程参与支持 SOC/数字/模拟射频设计与仿真芯片到先进封装和 PCB 的完整设计流程，服务团队可以全程提供 EDA 培训和项目辅导。

IT/EDA平台建设与运维服务

芯片研发对IT环境有高要求、多站点、重协同、重安全的特点，帮助客户建设一个高可用安全的多站点协同研发环境，该环境应具有以下特点：

▶ 高可用、安全可靠、支持多站点、支持移动研发、弹性扩展的网络架构；

▶ 研发数据流转可控可审计；

▶ 高效的弹性 EDA 仿真算力池：标准化作业调试平台、标准化工具环境变量、项目数据目录结构标准化、配套的仿真应用系统；

▶ 研发环境登录账密标准化；

▶ 办公计算机系统标准化；

▶ 根据数据的重要等级配置备份策略；

▶ 可视化监控平台。

IT/CAD与EDA平台解决方案的图2 (图一：系统拓扑图）

IT/CAD与EDA平台解决方案的图3 (图二：物理拓扑架构）

IT/CAD与EDA平台解决方案的图4 (图三：信息流向图）

办公区的桌面 PC/笔记本/瘦客户机使用私有云桌面客户端登录到研发区云桌面，桌面 PC/笔记本/瘦客户机是通过视频流协议获得研发区研发云桌面的画面。办公区的桌面 PC /笔记本/瘦客户机不能拷贝研发区研发云桌面里的数据。

芯片组研发云桌面使用 VNC 客户端登录到研发区的 VNC 服务器，使用作业调度系统命令打开 EDA Tools或提交仿真验证任务，由作业调度系统智能分配到队列中某台高性能计算节点上。

算法组研发云桌面使用 Windows 远程桌面登录到算法服务器，算法仿真验证。软件组研发云桌面使用 Windows 远程桌面登录到编译服务器，仿真验证。

网络安全架构

防火墙是本架构信息安全的第一要点，主要功能是将桌面终端和研发网隔离开，限制桌面终端访问研发网的权限，保证研发数据保持在研发区中流转，不外泄。其他主要的要素如下：

拦截来自外网的病毒、扫描和入侵攻击；
远程安全办公：SSLVPN：移动加密隧道接入，方便出差或在家员工接入公司局域网，权限同办公区的设置，统一AD域账号管理；
多站点协同办公：

IPsecVPN：适合2个站点间的加密数据传输隧道，按需部署；

MPLS VPN专线：弥补IPSecVPN专线的不足，更加稳定，适用于实时性要求高的数据业务。SDWAN专线：最后一公里走IPsec协议，跨区域走供应商的骨干加密加速网络。

MSTP专线：俗称裸光纤，适合于同城端点间的加密连接。

研发区的服务器与存储之间采用双万兆网络交换，保证数据访问的高可用性。

华为私有云平台

私有云桌面作为本架构信息安全的第二要点，是研发作业的第一视图入口，主要功能是使桌面终端以图片流的格式看到研发网的数据，不能复制粘贴数据到桌面终端，保证研发数据的安全，不外泄。
私有云平台提供所有EDA伴生系统的资源需求。
私有云平台具有稳定性高、交付迅速、数据安全、集中运维管理、在线扩容能力。
本方案提供华为私有云桌面50个。

存储及备份

存储池是本架构最核心的组成部分，统一集中管理私有云平台、EDA 仿真数据、EDA-Tools、IP、PDK 和GDSII 等数据。要通过专业 IC CAD 调研对数据空间及目录结构进行合理规划配置，才能有效保障仿真效率。数据应该采用分级规划原则，高速缓存、热数据、冷数据，在 cluster mode 下的多机头合理分布，通过监控有效进行运维管理，持续优化。

高效的弹性EDA仿真算力池

采用作业调度系统将所有 EDA 仿真服务器进行集群化管理。开发人员通过私有云桌面 /VNC 客户端登录到标准化EDA登录服务器统一提交作业，作业调度系统进行智能调度，分配到 EDA 仿真算力池中空闲计算节点上完成作业。

根据 EDA 仿真验证作业特性，可以把 EDA 仿真服务器配置到不同的 EDA 仿真算力池，不同类型的作业提EDA仿真算力池，算力池可以按项目进展进行手工调配。

芯片仿真验证硬件需求分析；

随着集成电路制造工艺节点越来越先进，对硬件配置要求越来越高，计算对硬件配置要求。多核并行数量有限，须达到32核以上。

CPU频率对整体求解过程提升至关重要。核数：内存容量比为1:8。

在芯片设计流程中，70% 的工作是电路仿真和验证。电路仿真所需要的时间主要有处理器的主频和核心数决定。一般一个电路仿真任务需要 8-16 个 CPU 核。仿真任务运行的时间从几分钟到几天不等，跟主频的关系比较大。以一个小规模的模拟混合信号芯片为例，一般需要 6-8 台单 CPU16 核以上的双路服务器，单台内存 256GB 以上。这样同时执行仿真任务的 CPU 核心数为 200 个左右。

SiP仿真硬件需求分析；

SiP 的电磁、热和结构等 CAE 仿真用到的算法一般为 FEM 有限元算法和 FEA 有限体积算法，需要将封装的物理结构剖分为大量的细小网格，对于中大型 SiP 设计来说，网格数的量级往往为百万千万。随着后摩尔时代的到来，越来越多的 SiP 采用 2.5D 或 3D 先进封装形式，带来的是更细小的结构与更复杂的设计，网格数可达上亿。在产生了如此多的网格数之后，软件需要通过调用计算资源求解大型矩阵。因此，SiP 仿真的硬件需求：

仿真软件求解速度随 CPU 的核心数递增，通过设置多核并行、分布式计算可大大提升问题求解速度。多线程带来的虚拟核心提升不大，所以主要看物理核心数；

CPU 主频和睿频对求解过程提升至关重要；

内存总量越大，可求解问题规模越大。在仿真运算过程中，CPU 需要与内存间进行大量数据的存取（I/O），内存带宽越宽，速度越快。每个 CPU 内核配备 8GB 内存最佳；

仿真过程中，需要频繁向硬盘存取 temp 和 result 文件数据，所以选用速度快的 SSD 硬盘。

在 SiP 设计流程中，需要结合电磁、热等分析软件迭代优化设计数据，所以仿真求解速度对缩短开发周期至关重要。对一个规模较大的数模集成 SiP 来说，使用 256 核机器提取一组长高速信号链路的 3D FEM 电磁场结果，

仿真时间为 8 小时左右，而使用 32 核机器提取时间为 62 小时左右，这个时间对 SiP 设计迭代来说是不可接受的。收敛网格数最终为 900 多万，仿真过程中的峰值内存为 832G。

考虑上述需求，算力池4台服务器总物理核心数 288 个，主频 3.1GHz，每台 2TB 内存。这样的配置可以满足未来五到十年的计算需求，实现大规模芯片和封装的仿真计算。

办公区和实验室安全管控

桌面计算机标准化；

桌面管控系统实时监控审计；

办公区和实验室网络接口需要终端合规化准入认证；

（表1 ：私有云网络基础）

（表2 ：私有云系统基础）

（表3：私有云桌面）

（表4：数据安全通道）

IT/CAD与EDA平台解决方案的图9

合规：安全为本，架构落实，打造整套安全管理规范；
效能：多地协同模式下，算力有效的分配；
标准：CAD环境标准设计环境，成熟开发人员立刻开展工作；独有：高安专区，芯片项目分级，设立专项隔离机制；
弹性：符合从零开始到500人规模的设计思路，一次规划分阶段进行部署。

（表 5：EDA 系统基础）

（表6 ：作业调度系统）

（表 7：EDA 帐密系统）

（表 8：EDA 工具）

（表9：EDA伴生系统）

硬件设备推荐

型号：华为防火墙 USG6309E-AC

数量：1套

描述：华为（HUAWEI）USG6300E系列AI防火墙企业级核心VPN千兆安全网关 USG6309E-AC 1U 8口GE，2口10G SPF+

型号：研发核心交换机/华为万兆交换机 CloudEngine 6820-48S6CQ

数量：2套

描述：华为 CloudEngine 6820-48S6CQ

48 x 10GE SFP+端口，6 x 40/100GE QSFP28端口

包转发率：1080Mpps

交换容量：2.56Tbps/40.96Tbps

40GB高速堆叠线缆

一年保修

型号：研发管理/华为交换机 S1720-52GWR-4P

数量：1套

描述：华为（HUAWEI）S1720-52GWR-4P 交换机48口千兆企业级可网管交换机

型号：华为光模块 OXMD30000

数量：100套

描述：华为（HUAWEI）OMXD30000 万兆光模块-SFP+-10G-多模模块(850nm,0.3km,LC)

型号：浪潮/私有云平台/机架式服务器

数量：2套

描述：CPU: 4 * Intel Xeon Gold 6254 @ 3.10 GHz, Max Turbo @ 4.00 GHz, 18C36T,

24.75 MB Cache, 200W

内存：2TB (32 * 64GB) DDR4-2933 RDIMM, 2933MT/s, 双列

硬盘：4 * 480GB SATA SSD 2.5寸

阵列卡：PM8204-8i_2G_12Gbps RAID控制器电源： 2+2 电源, 冗余配置, 1300W

远程管理：标配板载BMC口

网卡：双口千兆网卡

附加网卡： 10Gbps_2Port_LC_Inspur_X710_PCIe, 含2个光模块

服务：3年保修

型号：浪潮/算力仿真/机架式服务器

数量：4套

描述：CPU: 4 * Intel Xeon Gold 6254 @ 3.10 GHz, Max Turbo @ 4.00 GHz, 18C36T,

24.75 MB Cache, 200W

内存：2TB (32 * 64GB) DDR4-2933 RDIMM, 2933MT/s, 双列

硬盘：4 * 480GB SATA SSD 2.5寸

阵列卡：PM8204-8i_2G_12Gbps RAID控制器电源： 2+2 电源, 冗余配置, 1300W

远程管理：标配板载BMC口网卡：双口千兆网卡

附加网卡： 10Gbps_2Port_LC_Inspur_X710_PCIe, 含2个光模块服务：3年保修

型号：联想/主存储服务器（6U） DM7000H

数量：1套

描述：DM7000H

2 Controllers

24 * 1.8TB Performance HDDs

8 * 10Gb SPF+

Base Bundle

3 Years Warranty

芯片设计培训与咨询服务

公司的芯片设计服务部，提供专业化的超大规模集成电路设计和咨询服务，包括芯片设计团队建设、IC 设计开发平台和流程建设、ASIC 项目管理、FPGA 设计验证，SoC 集成设计和验证，DFT 设计，数字版图设计，FPGA 转 ASIC 等超大规模集成电路设计、培训和项目咨询等服务。涉及的芯片产品类型从消费级到工业级涵盖了各行各业，具备从团队建设、项目管理到 SoC 设计全流程和平台开发等专业知识与经验储备。

另外作为 Cadence 华东地区总代理，我们熟练掌握 Cadence 芯片设计验证全流程工具的使用方法与应用，能为客户提供专业而且快速高效的 FPGA 转 ASIC 以及 SoC 芯片设计验证、后端实现及芯片设计咨询服务。

到目前为止，服务过的客户有 58 所，607 所，614 所，615 所，772 所，715所，218所，华东光电研究所等。以下从培训，项目咨询和设计服务，三个方面介绍 FPGA 转 ASIC/SoC 工程化研制的服务包内容。

芯片设计培训

提供包括超大规模集成电路设计全流程重要环节、相关 EDA 工具、芯片开发平台建设和芯片项目管理等方面的专业培训服务，主要包括：

芯片设计项目咨询服务

对用户的一个真实芯片设计工程化研制项目，提供全程应用咨询与辅导服务。咨询服务内容涵盖了超大规模集成电路，包括但不局限于 FPGA, ASIC, SoC 等设计全流程，以及全流程芯片设计EDA 工具的使用指导。形式上使用用户现场或者远程咨询相结合的方式。目标是让用户从零开始到可以建立和导入芯片设计、仿真工程数据，熟悉和掌握设计和仿真环境，实现工程化数据输出，最终达到与设计委外合作单位可以进行全方位的设计协同、检查、确认和验收等。更重要的是，通过一个项目的全程咨询服务，帮助团队建立芯片设计与工程化研发的全流程能力。

芯片项目咨询服务具体的服务范围包括以下：

SiP培训与设计咨询服务

公司系统设计服务部，提供专业化的 SiP 产品设计与培训服务。产品类型从消费级到工业级涵盖了各行各业，具备从生产工艺到设计全流程的专业知识与经验储备。另外作为 Cadence 华东地区总代理，我们熟练掌握 Cadence SiP 设计全流程工具的使用方法与应用，能为客户提供专业而且快速高效的设计与产品咨询服务。

到目前为止，服务过的客户有 58 所，607 所，614 所，772 所，715 所，218 所，华东光电研究所等。SiP 制造工程化合作伙伴包括但不限于：长电科技，深南电路，58 所，55 所，214 所。

以下从培训，项目辅导和设计服务，三个方面介绍 SiP 工程化研制的服务包内容。

SiP项目辅导服务

对用户的一个真实 SiP 工程化研制项目，提供全程应用咨询与辅导服务。咨询服务内容涵盖了SiP 设计全流程以及生产制造相关，以及全流程 EDA 工具的使用指导。形式上使用用户现场或者远程咨询相结合的方式。目标是让用户从零开始到可以建立和导入 SiP 的设计、仿真工程数据，熟悉和掌握设计和仿真环境，实现工程化数据输出，最终达到与设计、制造的委外合作单位可以进行全方位的设计协同、检查、确认和验收等。更重要的是，通过一个项目的全程咨询服务，帮助团队建立SiP设计与工程化制造的全流程能力。

项目辅导服务具体的服务范围包括以下：

SiP设计服务

公司系统设计部，有丰富的设计人力资源，设计过各种功能的 SiP 产品，从消费级到工业级涵盖了各行各业，能为客户提供快速高效低成本的设计方案。在设计工具方面，Cadence 目前是业界唯一可以为 SiP 产品提供全流程设计工具的公司，几乎所有封装厂以接收 Cadence 工具的数据为主，作为 Cadence 产品的代理商，依靠 Cadence 设计工具的软件功能，我们更加专业和方便地实现上述设计仿真全流程。

凭借丰富的 SiP 设计经验和强大的工具资源，对于有 SiP 产品设计需求的客户，我们能为客户提供定制化的 SiP 设计服务。

一站式服务：经过多年的 SiP 开发经验，建立了完整的 SiP 开发及生产一站式服务。；

专业的 EDA 使用经验：作为 Cadence 代理，SiP 设计全流程工具应用经验丰富、专业程度高；

先进的封装加工：与多家国内外主流的封装厂建立了长期合作，提供最先进、最全的封装加工；

高性价比：低设计费用、低 NRE 费用，高性价比加工。

SiP设计趋势

随着世界的高速发展，人们对于电子产品的需求越来越强烈，越来越多样化。以消费品为例来看的话，电子产品集成度在变高，芯片尺寸在变小，单位面积的芯片实现的功能在变多，实现的效率在变快。当这样的需求传导到整个半导体行业时，每个细分的子行业和公司会提出不同的解读和方案。目前，这样的需求被分解得到的结果是：数字 IC 设计越来越复杂，晶圆工厂制造的 Chip 尺寸越来越小，封装厂把更多的芯片一起塑封，PCB的尺寸及贴片组装能力也在趋近极限。

面对芯片的小型化和多功能化，业内一直存在SoC与SiP两种方案的不同争议。

SoC(System on Chip) 将各个功能的 IC，整合在一颗芯片中。这种方法，可以缩小体积，还可以缩小不同 IC 间的距离，提升芯片的计算速度。但是在实现的过程中，有许多现实的困难。首先是原来各个功能的 IC 整合在一起时会不会有相互干扰，这需要从头研究，另外，多个 IC 的整合就相当于增加了多个维度的变量，这会导致工作量成倍增加。最后，在 IC 设计中有许多固有的 IP 需要得到授权才可以使用。综合以上难度，再考虑到制造芯片动辄就上千万美金起步的投入，这令很多芯片设计公司不得不慎之又慎。

作为替代方案，SiP(System in Package) 却显得经济实惠。和 SoC 不同，SiP 是购买其它公司已经封装完成的 IC，如此就减少了 IP 授权这一步，明显减少设计成本。而且，因为是各自独立的IC，相互间的干扰也会大幅降低。最后在投放市场方面，因为减少了很多前端晶圆制造的需要，所以能够明显缩短产品上市时间。